為了保證接收端在時(shí)鐘有效沿時(shí)采集到正確的數(shù)據(jù),，通常都有建立/保持時(shí)間的要求,，以避免采到數(shù)據(jù)線上跳變時(shí)不穩(wěn)定的狀態(tài)，因此這種總線對(duì)于時(shí)鐘和數(shù)據(jù)線間走線長(zhǎng)度的差異都有嚴(yán)格要求,。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時(shí)鐘速率超過幾百M(fèi)Hz后就很難再提高了,，因?yàn)槠浜芏喔⑿芯€很難滿圖1.15并行總線的時(shí)鐘傳輸足此時(shí)苛刻的走線等長(zhǎng)的要求，特別是當(dāng)總線上同時(shí)掛有多個(gè)設(shè)備時(shí),。為了解決并行總線工作時(shí)鐘頻率很難提高的問題,，一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時(shí)鐘的概念。其思路首先是把原來(lái)很多根的并行線用一對(duì)或多對(duì)高速差分線來(lái)代替,，節(jié)省了布線空間；然后把系統(tǒng)的時(shí)鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里,，省去了專門的時(shí)鐘走線,。信號(hào)到了接收端，接收端采用相應(yīng)的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時(shí)鐘信息提取出來(lái)再對(duì)數(shù)據(jù)采樣,。圖1.16是一個(gè)采用嵌入式時(shí)鐘的總線例子,。數(shù)字信號(hào)電平范圍象征的邏輯狀態(tài)；福建通信數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)的預(yù)加重(Pre-emphasis)

如前所述,，很多常用的電路板材料或者電纜在高頻時(shí)都會(huì)呈現(xiàn)出高損耗的特性,。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對(duì)信號(hào)有較大的損耗,，這可能導(dǎo)致接收端的信號(hào)極其惡劣以至于無(wú)法正確還原和解碼信號(hào),，從而出現(xiàn)傳輸誤碼,。如果我們觀察高速的數(shù)字信號(hào)經(jīng)過長(zhǎng)的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的,。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料,；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來(lái)補(bǔ)償傳輸通道的損耗影響,?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過高，我們通常會(huì)優(yōu)先嘗試相應(yīng)的信號(hào)補(bǔ)償技術(shù),，預(yù)加重(Pre-emphasis)和均衡就是高速數(shù)字電路中常用的兩種信號(hào)補(bǔ)償技術(shù),。
福建通信數(shù)字信號(hào)測(cè)試什么是模擬信號(hào)和數(shù)字信號(hào)是什么。

抖動(dòng)的頻率范圍,。抖動(dòng)實(shí)際上是時(shí)間上的噪聲,，其時(shí)間偏差的變化頻率可能比較  快也可能比較慢。通常把變化頻率超過10Hz以上的抖動(dòng)成分稱為jitter,而變化頻率低于  10Hz的抖動(dòng)成分稱為wander(漂移),。wander主要反映的是時(shí)鐘源隨著時(shí)間,、溫度等的緩  慢變化，影響的是時(shí)鐘或定時(shí)信號(hào)的***精度,。在通信或者信號(hào)傳輸中,，由于收發(fā)雙方都會(huì)  采用一定的時(shí)鐘架構(gòu)來(lái)進(jìn)行時(shí)鐘的分配和同步，緩慢的時(shí)鐘漂移很容易被跟蹤上或補(bǔ)償?shù)簦?因此wander對(duì)于數(shù)字電路傳輸?shù)恼`碼率影響不大,，高速數(shù)字電路測(cè)量中關(guān)心的主要是高  頻的jitter,。

要想得到零邊沿時(shí)間的理想方波，理論上是需要無(wú)窮大頻率的頻率分量,。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量,，則來(lái)出的時(shí)域波形邊沿時(shí)間會(huì)蛻化，會(huì)使得邊沿時(shí)間增大,。例如,，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號(hào),，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps,。

我們可以把數(shù)字信號(hào)假設(shè)為一個(gè)時(shí)間軸上無(wú)窮的梯形波的周期信號(hào)，它的傅里葉變換

對(duì)應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度,，我們可以勾勒出虛線所示的頻譜包絡(luò)線,， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對(duì)應(yīng)1/材和1/”（刁是半周期，,。是邊沿時(shí)間）

從1/叫轉(zhuǎn)折頻率開始,，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻,，即每增大十倍頻率,，諧波分量減小100倍）,。可以看到相對(duì)于理想方波,，從這個(gè)頻 率開始,，信號(hào)的諧波分量大大減小。 數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)流程,；

很多經(jīng)典的處理器采用了并行的總線架構(gòu),。比如大家熟知的51單片機(jī)就采用了8根并行數(shù)據(jù)線和16根地址線；CPU的鼻祖——Intel公司的8086微處理器——**初推出時(shí)具有16根并行數(shù)據(jù)線和16根地址線,；

現(xiàn)在很多嵌入式系統(tǒng)中多使用的ARM處理器則大部分使用32根數(shù)據(jù)線以及若干根地址線,。并行總線的比較大好處是總線的邏輯時(shí)序比較簡(jiǎn)單，電路實(shí)現(xiàn)起來(lái)比較容易,；但是缺點(diǎn)也是非常明顯的,，比如并行總線的信號(hào)線數(shù)量非常多，會(huì)占用大量的引腳和布線空間,，因此芯片和PCB的尺寸很難實(shí)現(xiàn)小型化,，特別是如果要用電纜進(jìn)行遠(yuǎn)距離傳輸時(shí)，由于信號(hào)線的數(shù)量非常多,，使得電纜變得非常昂貴和笨重,。 抖動(dòng)是數(shù)字信號(hào)，特別是高速數(shù)字信號(hào)重要的一個(gè)概念,，越是高速的信號(hào),，其比特周期越短對(duì)于抖動(dòng)要求就嚴(yán)格；數(shù)字信號(hào)數(shù)字信號(hào)測(cè)試維修價(jià)格

數(shù)字信號(hào)取值是散的,，通過數(shù)學(xué)方法對(duì)原有信號(hào)處理,，編碼成二進(jìn)制信號(hào)后，再載波的方式發(fā)送編碼后的數(shù)字流,。福建通信數(shù)字信號(hào)測(cè)試

 采用AC耦合方式的另一個(gè)好處是收發(fā)端在做互連時(shí)不用太考慮直流偏置點(diǎn)的互相影響,， 互連變得非常簡(jiǎn)單，對(duì)于熱插拔的支持能力也更好,。

(3)有利于信號(hào)校驗(yàn),。很多高速信號(hào)在進(jìn)行傳輸時(shí)為了保證傳輸?shù)目煽啃裕獙?duì)接收 到的信號(hào)進(jìn)行檢查以確認(rèn)收到的信號(hào)是否正確,。在8b/10bit編碼表中,，原始的8bit數(shù)據(jù)總 共有256個(gè)組合,，即使考慮到每個(gè)Byte有正負(fù)兩個(gè)10bit編碼,，也只需要用到512個(gè)10bit 的組合。而10bit的數(shù)據(jù)總共可以有1024個(gè)組合,，因此有大約一半的10bit組合是無(wú)效的 數(shù)據(jù),，接收端一旦收到這樣的無(wú)效組合就可以判決數(shù)據(jù)無(wú)效,。另外，前面介紹過數(shù)據(jù)在傳輸 過程中要保證直流平衡,， 一旦接收端收到的數(shù)據(jù)中發(fā)現(xiàn)違反直流平衡的規(guī)則,，也可以判決數(shù) 據(jù)無(wú)效。因此采用8b/10b編碼以后數(shù)據(jù)本身就可以提供一定的信號(hào)校驗(yàn)功能,。需要注意的是,，這種校驗(yàn)不是足夠可靠，因?yàn)槔碚撋线€是可能會(huì)有幾個(gè)bit在傳輸中發(fā)生了錯(cuò)誤,，但 是結(jié)果仍然符合8b/10b編碼規(guī)則和直流平衡原則,。因此，很多使用8b/10b編碼的總線還 會(huì)在上層協(xié)議上再做相應(yīng)的CRC校驗(yàn)(循環(huán)冗余校驗(yàn)),。 福建通信數(shù)字信號(hào)測(cè)試