CTLE均衡器可以比較好地補(bǔ)償傳輸通道的線性損耗，但是對(duì)于一些非線性因素(比如 由于阻抗不匹配造成的信號(hào)反射)的補(bǔ)償還需要借助于DFE的均衡器,，而且隨著信號(hào)速率的提升，接收端的眼圖裕量越來越小,，采用的DFE技術(shù)也相應(yīng)要更加復(fù)雜,。在PCle3.0的 規(guī)范中，針對(duì)8Gbps的信號(hào),，定義了1階的DFE配合CTLE完成信號(hào)的均衡,；而在PCle4.0 的規(guī)范中，針對(duì)16Gbps的信號(hào),，定義了更復(fù)雜的2階DFE配合CTLE進(jìn)行信號(hào)的均衡,。 圖 4 .5 分別是規(guī)范中針對(duì)8Gbps和16Gbps信號(hào)接收端定義的DFE均衡器(參考資料： PCI   Express@   Base   Specification   4.0),。網(wǎng)絡(luò)分析儀測試PCIe gen4和gen5,，sdd21怎么去除夾具的值?電氣性能測試PCI-E測試高速信號(hào)傳輸

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本,，廣泛應(yīng)用于顯卡、GPU,、SSD卡,、以太網(wǎng)卡、加速卡等與CPU的互聯(lián),。PCle的標(biāo)準(zhǔn)由PCI-SIG(PCISpecialInterestGroup)組織制定和維護(hù),，目前其董事會(huì)主要成員有Intel、AMD,、nVidia,、DellEMC、Keysight,、Synopsys,、ARM、Qualcomm,、VTM等公司,，全球會(huì)員單位超過700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議),、CEM規(guī)范(適用于板卡機(jī)械和電氣設(shè)計(jì)),、測試規(guī)范(適用于測試驗(yàn)證方法)等，目前產(chǎn)業(yè)界正在逐漸商用第5代版本,，同時(shí)第6代標(biāo)準(zhǔn)也在制定完善中,。由于組織良好的運(yùn)作、的芯片支持,、成熟的產(chǎn)業(yè)鏈,，PCIe已經(jīng)成為服務(wù)器和個(gè)人計(jì)算機(jī)上成功的高速串行互聯(lián)和I/O擴(kuò)展總線。圖4.1是PCIe總線的典型應(yīng)用場景,。電氣性能測試PCI-E測試高速信號(hào)傳輸PCI-E PCI-E 2.0,PCI-E 3.0插口區(qū)別是什么,？

在測試通道數(shù)方面，傳統(tǒng)上PCIe的主板測試采用了雙口(Dual-Port)測試方法,，即需要 把被測的一條通道和參考時(shí)鐘RefClk同時(shí)接入示波器測試,。由于測試通道和RefClk都是 差分通道，所以在用電纜直接連接測試時(shí)需要用到4個(gè)示波器通道(雖然理論上也可以用2個(gè) 差分探頭實(shí)現(xiàn)連接,，但是由于會(huì)引入額外的噪聲,，所以直接電纜連接是常用的方法),這種 方法的優(yōu)點(diǎn)是可以比較方便地計(jì)算數(shù)據(jù)通道相對(duì)于RefClk的抖動(dòng)。但在PCIe5.0中,，對(duì)于 主板的測試也采用了類似于插卡測試的單口(Single-Port)方法,，即只把被測數(shù)據(jù)通道接入 示波器測試，這樣信號(hào)質(zhì)量測試中只需要占用2個(gè)示波器通道,。圖4.23分別是PCIe5.0主 板和插卡信號(hào)質(zhì)量測試組網(wǎng)圖,，芯片封裝和一部分PCB走線造成的損耗都是通過PCI-SIG

在之前的PCIe規(guī)范中,，都是假定PCIe芯片需要外部提供一個(gè)參考時(shí)鐘(RefClk),在這 種芯片的測試中也是需要使用一個(gè)低抖動(dòng)的時(shí)鐘源給被測件提供參考時(shí)鐘,，并且只需要對(duì) 數(shù)據(jù)線進(jìn)行測試,。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內(nèi)部提供的RefClk(被稱 為Embeded RefClk)模式,，這種情況下被測芯片有自己內(nèi)部生成的參考時(shí)鐘，但參考時(shí)鐘的 質(zhì)量不一定非常好,，測試時(shí)需要把參考時(shí)鐘也引出,，采用類似于主板測試中的Dual-port測 試方法,。如果被測芯片使用內(nèi)嵌參考時(shí)鐘且參考時(shí)鐘也無法引出,，則意味著被測件工作在 SRIS(Separate Refclk Independent SSC)模式,，需要另外的算法進(jìn)行特殊處理,。在PCI-E的信號(hào)質(zhì)量測試中需要捕獲多少的數(shù)據(jù)進(jìn)行分析,？

為了克服大的通道損耗,，PCle5.0接收端的均衡能力也會(huì)更強(qiáng)一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個(gè)極點(diǎn)和2個(gè)零點(diǎn),，其直流增益可以在-5～ - 15dB之間以1dB的分辨率進(jìn)行調(diào)整,，以精確補(bǔ)償通道損耗的  影響。同時(shí),，為了更好地補(bǔ)償信號(hào)反射,、串?dāng)_的影響，其接收端的DFE均衡器也使用了更復(fù) 雜的3-Tap均衡器,。對(duì)于發(fā)射端來說,，PCle5.0相對(duì)于PCIe4.0和PCIe3.0來說變化不大， 仍然是3階的FIR預(yù)加重以及11種預(yù)設(shè)好的Preset組合,。PCI-e 3.0簡介及信號(hào)和協(xié)議測試方法,；電氣性能測試PCI-E測試高速信號(hào)傳輸

pcie4.0和pcie2.0區(qū)別？電氣性能測試PCI-E測試高速信號(hào)傳輸

當(dāng)鏈路速率不斷提升時(shí),，給接收端留的信號(hào)裕量會(huì)越來越小,。比如PCIe4.0的規(guī)范中 定義,，信號(hào)經(jīng)過物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps,。在這么小  的鏈路裕量下,，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果。但是,，預(yù)  加重和均衡器的組合也越來越多,。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整,。綜合考慮以上因素,，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種。電氣性能測試PCI-E測試高速信號(hào)傳輸