DDRhDDRl釆用SSTL_2接口,，1/0 口工作電壓為2.5V；時(shí)鐘信號(hào)頻率為100?200MHz,； 數(shù)據(jù)信號(hào)速率為200?400 Mbps,通過單端選通信號(hào)雙邊沿釆樣,；地址/命令/控制信號(hào)速率為 100?200Mbps,通過時(shí)鐘信號(hào)上升沿采樣；信號(hào)走線都使用樹形拓?fù)?，沒有ODT功能,。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作電壓為1.8V,；時(shí)鐘信號(hào)頻率為200? 400MHz,；數(shù)據(jù)信號(hào)速率為400?800Mbps,在低速率下可選擇使用單端選通信號(hào)，但在高速 率時(shí)需使用差分選通信號(hào)以保證釆樣的準(zhǔn)確性,；地址/命令/控制信號(hào)在每個(gè)時(shí)鐘上升沿釆樣的 情況下(1T模式)速率為200?400Mbps,在每個(gè)間隔時(shí)鐘上升沿釆樣的情況下(2T模式) 速率減半,；信號(hào)走線也都使用樹形拓?fù)洌瑪?shù)據(jù)和選通信號(hào)有ODT功能,。 是否可以在運(yùn)行操作系統(tǒng)時(shí)執(zhí)行DDR3一致性測試,？海南DDR3測試

高速DDRx總線概述

DDR SDRAM 全稱為 Double Data Rate Synchronous Dynamic Random Access Memory? 中 文名可理解為“雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器”。DDR SDRAM是在原單倍速率SDR SDRAM 的基礎(chǔ)上改進(jìn)而來的,，嚴(yán)格地說DDR應(yīng)該叫作DDR SDRAM,人們習(xí)慣稱之為DDR,。

DDRx發(fā)展簡介

代DDR （通常稱為DDR1）接口規(guī)范于2000年由JEDEC組織 發(fā)布。DDR經(jīng)過幾代的發(fā)展,，現(xiàn)在市面上主要流行DDR3,而的DDR4規(guī)范也巳經(jīng)發(fā) 布,，甚至出現(xiàn)了部分DDR4的產(chǎn)品。Cadence的系統(tǒng)仿真工具SystemSI也支持DDR4的仿真 分析了,。 DDR測試DDR3測試檢查DDR3一致性測試期間是否會(huì)影響計(jì)算機(jī)性能,？

使用了一個(gè) DDR 的設(shè)計(jì)實(shí)例，來講解如何規(guī)劃并設(shè)計(jì)一個(gè) DDR 存儲(chǔ)系統(tǒng),，包括從系統(tǒng)性能分析,，資料準(zhǔn)備和整理，仿真模型的驗(yàn)證和使用,，布局布線約束規(guī)則的生成和復(fù)用,，一直到的 PCB 布線完成，一整套設(shè)計(jì)方法和流程,。其目的是幫助讀者掌握 DDR 系統(tǒng)的設(shè)計(jì)思路和方法,。隨著技術(shù)的發(fā)展,，DDR 技術(shù)本身也有了很大的改變，DDR 和 DDR2 基本上已經(jīng)被市場淘汰,，而 DDR3 是目前存儲(chǔ)系統(tǒng)的主流技術(shù),。

并且，隨著設(shè)計(jì)水平的提高和 DDR 技術(shù)的普及,，大多數(shù)工程師都已經(jīng)對(duì)如何設(shè)計(jì)一個(gè) DDR 系統(tǒng)不再陌生,，基本上按照通用的 DDR 設(shè)計(jì)規(guī)范或者參考案例，在系統(tǒng)不是很復(fù)雜的情況下,，都能夠一次成功設(shè)計(jì)出可以「運(yùn)行」的 DDR 系統(tǒng),，DDR 系統(tǒng)的布線不再是障礙。但是,，隨著 DDR3 通信速率的大幅度提升,，又給 DDR3 的設(shè)計(jì)者帶來了另外一個(gè)難題，那就是系統(tǒng)時(shí)序不穩(wěn)定,。因此,，基于這樣的現(xiàn)狀，在本書的這個(gè)章節(jié)中,，著重介紹 DDR 系統(tǒng)體系的發(fā)展變化,，以及 DDR3 系統(tǒng)的仿真技術(shù)，也就是說,，在布線不再是 DDR3 系統(tǒng)設(shè)計(jì)難題的情況下,，如何通過布線后仿真，驗(yàn)證并保證 DDR3 系統(tǒng)的穩(wěn)定性是更加值得關(guān)注的問題,。

創(chuàng)建工程啟動(dòng)SystemSI工具,，單擊左側(cè)Workflow下的LoadaNew/ExistingWorkspace菜單項(xiàng),在彈出的WorkspaceFile對(duì)話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對(duì)話框中選擇ParallelBusAnalysis模塊,，單擊OK按鈕,。選擇合適的License后彈出NewWorkspace對(duì)話框在NewWorkspace對(duì)話框中選擇Createbytemplate單選框，選擇個(gè)模板addr_bus_sparam_4mem,設(shè)置好新建Workspace的路徑和名字,，單擊0K按鈕,。如圖4-36所示，左側(cè)是Workflow,右側(cè)是主工作區(qū),。

分配舊IS模型并定義總線左側(cè)Workflow提示第2步為AssignIBISModels,先給內(nèi)存控制器和SDRAM芯片分配實(shí)際的IBIS模型,。雙擊Controller模塊，在工作區(qū)下方彈出Property界面,，左側(cè)為Block之間的連接信息,，右側(cè)是模型設(shè)置。單擊右下角的LoadIBIS...按鈕,，彈出LoadIBIS對(duì)話框,。 DDR3一致性測試可以幫助識(shí)別哪些問題,？

有其特殊含義的，也是DDR體系結(jié)構(gòu)的具體體現(xiàn),。而遺憾的是,，在筆者接觸過的很多高速電路設(shè)計(jì)人員中，很多人還不能夠說清楚這兩個(gè)圖的含義,。在數(shù)據(jù)寫入(Write)時(shí)序圖中,，所有信號(hào)都是DDR控制器輸出的，而DQS和DQ信號(hào)相差90°相位,，因此DDR芯片才能夠在DQS信號(hào)的控制下,，對(duì)DQ和DM信號(hào)進(jìn)行雙沿采樣:而在數(shù)據(jù)讀出(Read)時(shí)序圖中,，所有信號(hào)是DDR芯片輸出的,，并且DQ和DQS信號(hào)是同步的，都是和時(shí)鐘沿對(duì)齊的!這時(shí)候?yàn)榱艘獙?shí)現(xiàn)對(duì)DQ信號(hào)的雙沿采樣,，DDR控制器就需要自己去調(diào)整DQS和DQ信號(hào)之間的相位延時(shí)!!!這也就是DDR系統(tǒng)中比較難以實(shí)現(xiàn)的地方,。DDR規(guī)范這樣做的原因很簡單，是要把邏輯設(shè)計(jì)的復(fù)雜性留在控制器一端,，從而使得外設(shè)(DDR存儲(chǔ)心片)的設(shè)計(jì)變得簡單而廉價(jià),。因此，對(duì)于DDR系統(tǒng)設(shè)計(jì)而言,，信號(hào)完整性仿真和分析的大部分工作,，實(shí)質(zhì)上就是要保證這兩個(gè)時(shí)序圖的正確性。DDR3一致性測試期間是否會(huì)對(duì)數(shù)據(jù)完整性產(chǎn)生影響,？DDR測試DDR3測試檢查

如何確保DDR3一致性測試的可靠性和準(zhǔn)確性,？海南DDR3測試

DDR4： DDR4釆用POD12接口，I/O 口工作電壓為1.2V,；時(shí)鐘信號(hào)頻率為800?1600MHz,； 數(shù)據(jù)信號(hào)速率為1600?3200Mbps；數(shù)據(jù)命令和控制信號(hào)速率為800?1600Mbps,。DDR4的時(shí) 鐘,、地址、命令和控制信號(hào)使用Fly-by拓?fù)渥呔€,；數(shù)據(jù)和選通信號(hào)依舊使用點(diǎn)對(duì)點(diǎn)或樹形拓 撲,，并支持動(dòng)態(tài)ODT功能；也支持Write Leveling功能,。

綜上所述,，DDR1和DDR2的數(shù)據(jù)和地址等信號(hào)都釆用對(duì)稱的樹形拓?fù)洌籇DR3和DDR4的數(shù)據(jù)信號(hào)也延用點(diǎn)對(duì)點(diǎn)或樹形拓?fù)?。升?jí)到DDR2后,，為了改進(jìn)信號(hào)質(zhì)量,，在芯片內(nèi)為所有數(shù)據(jù)和選通信號(hào)設(shè)計(jì)了片上終端電阻ODT(OnDieTermination)，并為優(yōu)化時(shí)序提供了差分的選通信號(hào),。DDR3速率更快,，時(shí)序裕量更小，選通信號(hào)只釆用差分信號(hào),。 海南DDR3測試