DDR3： DDR3釆用SSTL_15接口，I/O 口工作電壓為1.5V；時鐘信號頻率為400? 800MHz,；數(shù)據(jù)信號速率為800?1600Mbps,通過差分選通信號雙沿釆樣；地址/命令/控制信 號在1T模式下速率為400?800Mbps,在2T模式下速率為200?400Mbps,；數(shù)據(jù)和選通信號 仍然使用點(diǎn)對點(diǎn)或樹形拓?fù)?，時鐘/地址/命令/控制信號則改用Fly-by的拓?fù)洳季€；數(shù)據(jù)和選 通信號有動態(tài)ODT功能,；使用Write Leveling功能調(diào)整時鐘和選通信號間因不同拓?fù)湟鸬?延時偏移,，以滿足時序要求。DDR3一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境,？河北DDR3測試維修

創(chuàng)建工程啟動SystemSI工具，單擊左側(cè)Workflow下的LoadaNew/ExistingWorkspace菜單項(xiàng),在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕,。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊,，單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框,，選擇個模板addr_bus_sparam_4mem,設(shè)置好新建Workspace的路徑和名字,，單擊0K按鈕。如圖4-36所示,，左側(cè)是Workflow,右側(cè)是主工作區(qū),。

分配舊IS模型并定義總線左側(cè)Workflow提示第2步為AssignIBISModels,先給內(nèi)存控制器和SDRAM芯片分配實(shí)際的IBIS模型。雙擊Controller模塊,，在工作區(qū)下方彈出Property界面,，左側(cè)為Block之間的連接信息，右側(cè)是模型設(shè)置,。單擊右下角的LoadIBIS...按鈕,，彈出LoadIBIS對話框。 河北PCI-E測試DDR3測試DDR3一致性測試可以幫助識別哪些問題,？

單擊Check Stackup,設(shè)置PCB板的疊層信息,。比如每層的厚度(Thickness)、介 電常數(shù)(Permittivity (Er))及介質(zhì)損耗(LossTangent),。

 單擊 Enable Trace Check Mode,確保 Enable Trace Check Mode 被勾選,。在走線檢查 流程中，可以選擇檢查所有信號網(wǎng)絡(luò),、部分信號網(wǎng)絡(luò)或者網(wǎng)絡(luò)組(Net Gr,。叩s),。可以通過 Prepare Nets步驟來選擇需要檢查的網(wǎng)絡(luò),。本例釆用的是檢查網(wǎng)絡(luò)組,。檢查網(wǎng)絡(luò)組會生成較詳 細(xì)的阻抗和耦合檢查結(jié)果。單擊Optional： Setup Net Groups,出現(xiàn)Setup Net Groups Wizard 窗口,。

在Setup NG Wizard窗口中依次指定Tx器件,、Rx器件、電源地網(wǎng)絡(luò),、無源器件及 其模型,。

DDRx接口信號的時序關(guān)系

DDR3的時序要求大體上和DDR2類似，作為源同步系統(tǒng),，主要有3組時序設(shè)計要求,。 一組是DQ和DQS的等長關(guān)系，也就是數(shù)據(jù)和選通信號的時序,；一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系,，也就是時鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系,， 也就是時鐘和選通信號的關(guān)系,。其中數(shù)據(jù)和選通信號的時序關(guān)系又分為讀周期和寫周期兩個 方向的時序關(guān)系。

要注意各組時序的嚴(yán)格程度是不一樣的,，作為同組的數(shù)據(jù)和選通信號,，需要非常嚴(yán)格的 等長關(guān)系。Intel或者一些大芯片廠家,，對DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi),，在高速的 DDR3設(shè)計時，甚至?xí)笤凇?mil以內(nèi),。相對來說地址控制和時鐘組的時序關(guān)系會相對寬松 一些,，常見的可能有幾百mil。同時要留意DQS和CLK的關(guān)系,，在絕大多數(shù)的DDR設(shè)計里 是松散的時序關(guān)系,，DDR3進(jìn)行Fly-by設(shè)計后更是降低了 DQS和CLK之間的時序控制要求。 何時需要將DDR3內(nèi)存模塊更換為新的,？

· 工業(yè)規(guī)范標(biāo)準(zhǔn),，Specification：如果所設(shè)計的功能模塊要實(shí)現(xiàn)某種工業(yè)標(biāo)準(zhǔn)接口或者協(xié)議，那一定要找到相關(guān)的工業(yè)規(guī)范標(biāo)準(zhǔn),，讀懂規(guī)范之后,，才能開始設(shè)計。

因此，為實(shí)現(xiàn)本設(shè)計實(shí)例中的 DDR 模塊,，需要的技術(shù)資料和文檔,。

由于我們要設(shè)計 DDR 存儲模塊，那么在所有的資料當(dāng)中,，應(yīng)該較早了解 DDR 規(guī)范,。通過對 DDR 規(guī)范文件「JEDEC79R」的閱讀，我們了解到,，設(shè)計一個 DDR 接口,，需要滿足規(guī)范中規(guī)定的 DC，AC 特性及信號時序特征,。下面我們從設(shè)計規(guī)范要求和器件本身特性兩個方面來解讀,，如何在設(shè)計中滿足設(shè)計要求。 DDR3一致性測試期間是否會對數(shù)據(jù)完整性產(chǎn)生影響,？山西眼圖測試DDR3測試

如何確保DDR3內(nèi)存模塊的兼容性進(jìn)行一致性測試,？河北DDR3測試維修

雙擊PCB模塊打開其Property窗口,切換到LayoutExtraction選項(xiàng)卡，在FileName處瀏覽選擇備好的PCB文件在ExtractionEngine下拉框里選擇PowerSL所小,。SystemSI提供PowerSI和SPEED2000Generator兩種模型提取引擎,。其中使用PowerSI可以提取包含信號耦合，考慮非理想電源地的S參數(shù)模型,；而使用SPEED2000Generator可以提取理想電源地情況下的非耦合信號的SPICE模型,。前者模型提取時間長，但模型細(xì)節(jié)完整,，適合終的仿真驗(yàn)證；后者模型提取快,，SPICE模型仿真收斂性好,，比較適合設(shè)計前期的快速仿真迭代。河北DDR3測試維修