DDR測試

主要的DDR相關(guān)規(guī)范,，對發(fā)布時間,、工作頻率、數(shù)據(jù) 位寬、工作電壓、參考電壓、內(nèi)存容量,、預(yù)取長度,、端接、接收機均衡等參數(shù)做了從DDR1 到 DDR5的電氣特性詳細對比,?？梢钥闯鯠DR在向著更低電壓、更高性能,、更大容量方向演 進,，同時也在逐漸采用更先進的工藝和更復(fù)雜的技術(shù)來實現(xiàn)這些目標(biāo)。以DDR5為例,，相 對于之前的技術(shù)做了一系列的技術(shù)改進,，比如在接收機內(nèi)部有均衡器補償高頻損耗和碼間 干擾影響、支持CA/CS訓(xùn)練優(yōu)化信號時序,、支持總線反轉(zhuǎn)和鏡像引腳優(yōu)化布線,、支持片上 ECC/CRC提高數(shù)據(jù)訪問可靠性、支持Loopback(環(huán)回)便于IC調(diào)測等,。 DDR3規(guī)范里關(guān)于信號建立,；北京自動化DDR測試

現(xiàn)做一個測試電路，類似于圖5,，驅(qū)動源是一個線性的60Ohms阻抗輸出的梯形信號,，信號的上升沿和下降沿均為100ps，幅值為1V,。此信號源按照圖6的三種方式,，且其端接一60Ohms的負載，其激勵為一800MHz的周期信號,。在0.5V這一點,，我們觀察從信號源到接收端之間的時間延遲,，顯示出來它們之間的時延差異,。其結(jié)果如圖7所示，在圖中只顯示了信號的上升沿,，從這圖中可以很明顯的看出,，帶有四個地過孔環(huán)繞的過孔時延同直線相比只有3ps，而在沒有地過孔環(huán)繞的情況下,，其時延是8ps,。由此可知，在信號過孔的周圍增加地過孔的密度是有幫助的,。然而,，在4層板的PCB里，這個就顯得不是完全的可行性,，由于其信號線是靠近電源平面的,，這就使得信號的返回路徑是由它們之間的耦合程度來決定的。所以，在4層的PCB設(shè)計時,，為符合電源完整性（powerintegrity）要求,，對其耦合程度的控制是相當(dāng)重要的。北京自動化DDR測試DDR2總線上的信號波形,；

對于DDR2和DDR3,，時鐘信號是以差分的形式傳輸?shù)模贒DR2里,，DQS信號是以單端或差分方式通訊取決于其工作的速率,，當(dāng)以高度速率工作時則采用差分的方式。顯然,，在同樣的長度下,，差分線的切換時延是小于單端線的。根據(jù)時序仿真的結(jié)果,，時鐘信號和DQS也許需要比相應(yīng)的ADDR/CMD/CNTRL和DATA線長一點,。另外，必須確保時鐘線和DQS布在其相關(guān)的ADDR/CMD/CNTRL和DQ線的當(dāng)中,。由于DQ和DM在很高的速度下傳輸,，所以，需要在每一個字節(jié)里,，它們要有嚴(yán)格的長度匹配,，而且不能有過孔。差分信號對阻抗不連續(xù)的敏感度比較低,，所以換層走線是沒多大問題的,，在布線時優(yōu)先考慮布時鐘線和DQS。

DDR測試

DDR信號的要求是針對DDR顆粒的引腳上的,，但是通常DDR芯片采用BGA封裝,，引腳無法直接測試到。即使采用了BGA轉(zhuǎn)接板的方式,，其測試到的信號與芯片引腳處的信號也仍然有一些差異,。為了更好地得到芯片引腳處的信號質(zhì)量，一種常用的方法是在示波器中對PCB走線和測試夾具的影響進行軟件的去嵌入(De-embedding)操作,。去嵌入操作需要事先知道整個鏈路上各部分的S參數(shù)模型文件(通常通過仿真或者實測得到),并根據(jù)實際測試點和期望觀察到的點之間的傳輸函數(shù),，來計算期望位置處的信號波形，再對這個信號做進一步的波形參數(shù)測量和統(tǒng)計,。圖5.15展示了典型的DDR4和DDR5信號質(zhì)量測試環(huán)境,，以及在示波器中進行去嵌入操作的界面。 DDR信號的眼圖模板要求那些定義,；

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由于DDR4的數(shù)據(jù)速率會達到3.2GT/s以上,，DDR5的數(shù)據(jù)速率更高,，所以對邏輯分析儀的要求也很高，需要狀態(tài)采樣時鐘支持1.6GHz以上且在雙采樣模式下支持3.2Gbps以上的數(shù)據(jù)速率,。圖5.22是基于高速邏輯分析儀的DDR4/5協(xié)議測試系統(tǒng),。圖中是通過DIMM條的適配器夾具把上百路信號引到邏輯分析儀，相應(yīng)的適配器要經(jīng)過嚴(yán)格測試,，確保在其標(biāo)稱的速率下不會因為信號質(zhì)量問題對協(xié)議測試結(jié)果造成影響,。目前的邏輯分析儀可以支持4Gbps以上信號的采集和分析。 DDR4信號質(zhì)量自動測試軟件報告,；安徽DDR測試配件

DDR有那些測試解決方案,；北京自動化DDR測試

只在TOP和BOTTOM層進行了布線，存儲器由兩片的SDRAM以菊花鏈的方式所構(gòu)成,。而在DIMM的案例里,，只有一個不帶緩存的DIMM被使用。對TOP/BOTTOM層布線的一個閃照圖和信號完整性仿真圖,。

ADDRESS和CLOCK網(wǎng)絡(luò),，右邊的是DATA和DQS網(wǎng)絡(luò)，其時鐘頻率在800 MHz,，數(shù)據(jù)通信率為1600Mbps

ADDRESS和CLOCK網(wǎng)絡(luò),，右邊的是DATA和DQS網(wǎng)絡(luò)，其時鐘頻率在400 MHz,，數(shù)據(jù)通信率為800Mbps

ADDRESS和CLOCK網(wǎng)絡(luò),，右邊的是DATA和DQS網(wǎng)絡(luò)

個經(jīng)過比較過的數(shù)據(jù)信號眼圖，一個是仿真的結(jié)果,，而另一個是實際測量的,。在上面的所有案例里，波形的完整性的完美程度都是令人興奮的,。

11.結(jié)論本文,，針對DDR2/DDR3的設(shè)計，SI和PI的各種相關(guān)因素都做了的介紹,。對于在4層板里設(shè)計800Mbps的DDR2和DDR3是可行的,，但是對于DDR3-1600Mbps是具有很大的挑戰(zhàn)性,。 北京自動化DDR測試

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