PCIe4.0的測試夾具和測試碼型要進(jìn)行PCIe的主板或者插卡信號(hào)的一致性測試(即信號(hào)電氣質(zhì)量測試),首先需要使用PCIe協(xié)會(huì)提供的夾具把被測信號(hào)引出,。PCIe的夾具由PCI-SIG定義和銷售,，主要分為CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard),。對(duì)于發(fā)送端信號(hào)質(zhì)量測試來說,，CBB用于插卡的測試,，CLB用于主板的測試；但是在接收容限測試中,，由于需要把誤碼儀輸出的信號(hào)通過夾具連接示波器做校準(zhǔn),，所以無論是主板還是插卡的測試，CBB和CLB都需要用到,。在PCI-E的信號(hào)質(zhì)量測試中需要捕獲多少的數(shù)據(jù)進(jìn)行分析,？山東多端口矩陣測試PCI-E測試

·項(xiàng)目2.6Add-inCardLaneMarginingat16GT/s:驗(yàn)證插卡能通過LaneMargining功能反映接收到的信號(hào)質(zhì)量，針對(duì)16Gbps速率,?！ろ?xiàng)目2.7SystemBoardTransmitterSignalQuality:驗(yàn)證主板發(fā)送信號(hào)質(zhì)量，針對(duì)2.5Gbps,、5Gbps,、8Gbps、16Gbps速率,?！ろ?xiàng)目2.8SystemBoardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號(hào)的Preset值是否正確，針對(duì)8Gbps和16Gbps速率,?！ろ?xiàng)目2.9SystemBoardTransmitterLinkEqualizationResponseTest:驗(yàn)證插卡對(duì)于鏈路協(xié)商的響應(yīng)時(shí)間，針對(duì)8Gbps和16Gbps速率,?！ろ?xiàng)目2.10SystemLaneMarginingat16GT/s:驗(yàn)證主板能通過LaneMargining功能反映接收到的信號(hào)質(zhì)量，針對(duì)16Gbps速率,?！ろ?xiàng)目2.11AddinCardReceiverLinkEqualizationTest:驗(yàn)證插卡在壓力信號(hào)下的接收機(jī)性能及誤碼率,，要求可以和對(duì)端進(jìn)行鏈路協(xié)商并相應(yīng)調(diào)整對(duì)端的預(yù)加重,，針對(duì)8Gbps和16Gbps速率。信號(hào)完整性測試PCI-E測試HDMI測試PCI-E 3.0測試接收端容限測試,；

簡單總結(jié)一下,，PCIe4.0和PCIe3.0在物理層技術(shù)上的相同點(diǎn)和不同點(diǎn)有：(1)PCIe4.0的數(shù)據(jù)速率提高到了16Gbps,并向下兼容前代速率；(2)都采用128b/130b數(shù)據(jù)編碼方式,；(3)發(fā)送端都采用3階預(yù)加重和11種Preset;(4)接收端都有CTLE和DFE的均衡,；(5)PCIe3.0是1抽頭DFE,PCIe4.0是2抽頭DFE;(6)PCIe4.0接收芯片的LaneMargin功能為強(qiáng)制要求(7)PCIe4.0的鏈路長度縮減到12英寸,，多1個(gè)連接器，更長鏈路需要Retimer;(8)為了支持應(yīng)對(duì)鏈路損耗以及不同鏈路的情況,，新開發(fā)的PCle3.0芯片和全部PCIe4.0芯片都需要支持動(dòng)態(tài)鏈路協(xié)商功能,；

在測試通道數(shù)方面，傳統(tǒng)上PCIe的主板測試采用了雙口(Dual-Port)測試方法,，即需要 把被測的一條通道和參考時(shí)鐘RefClk同時(shí)接入示波器測試,。由于測試通道和RefClk都是 差分通道，所以在用電纜直接連接測試時(shí)需要用到4個(gè)示波器通道(雖然理論上也可以用2個(gè) 差分探頭實(shí)現(xiàn)連接,，但是由于會(huì)引入額外的噪聲,，所以直接電纜連接是常用的方法),這種 方法的優(yōu)點(diǎn)是可以比較方便地計(jì)算數(shù)據(jù)通道相對(duì)于RefClk的抖動(dòng)。但在PCIe5.0中,，對(duì)于 主板的測試也采用了類似于插卡測試的單口(Single-Port)方法,，即只把被測數(shù)據(jù)通道接入 示波器測試，這樣信號(hào)質(zhì)量測試中只需要占用2個(gè)示波器通道,。圖4.23分別是PCIe5.0主 板和插卡信號(hào)質(zhì)量測試組網(wǎng)圖,，芯片封裝和一部分PCB走線造成的損耗都是通過PCI-SIGPCI-E測試信號(hào)質(zhì)量測試；

按照測試規(guī)范的要求,，在發(fā)送信號(hào)質(zhì)量的測試中,，只要有1個(gè)Preset值下能夠通過信 號(hào)質(zhì)量測試就算過關(guān)；但是在Preset的測試中,，則需要依次遍歷所有的Preset,并依次保存 波形進(jìn)行分析,。對(duì)于PCIe3.0和PCIe4.0的速率來說，由于采用128b/130b編碼,，其一致性測試碼型比之前8b/10b編碼下的一致性測試碼型要復(fù)雜,，總共包含36個(gè)128b/130b的   編碼字。通過特殊的設(shè)計(jì),， 一致性測試碼型中包含了長“1”碼型,、長“0”碼型以及重復(fù)的“01” 碼型，通過對(duì)這些碼型的計(jì)算和處理,，測試軟件可以方便地進(jìn)行預(yù)加重,、眼圖、抖動(dòng),、通道損   耗的計(jì)算,。 11是典型PCle3.0和PCIe4.0速率下的一致性測試碼型。PCIe如何解決PCI體系結(jié)構(gòu)存在的問題的呢,？山東多端口矩陣測試PCI-E測試

PCI-E 3.0測試接收端的變化,；山東多端口矩陣測試PCI-E測試

并根據(jù)不同位置處的誤碼率繪制出類似眼圖的分布圖，這個(gè)分布圖與很多誤碼儀中眼圖掃描功能的實(shí)現(xiàn)原理類似,。雖然和示波器實(shí) 際測試到的眼圖從實(shí)現(xiàn)原理和精度上都有一定差異,，但由于內(nèi)置在接收芯片內(nèi)部,，在實(shí)際環(huán) 境下使用和調(diào)試都比較方便。PCIe4.0規(guī)范中對(duì)于Lane Margin掃描的水平步長分辨率,、 垂直步長分辨率,、樣點(diǎn)和誤碼數(shù)統(tǒng)計(jì)等都做了一些規(guī)定和要求。Synopsys公司展 示的16Gbps信號(hào)Lane Margin掃描的示例,?？藙诘赂咚贁?shù)字信號(hào)測試實(shí)驗(yàn)室山東多端口矩陣測試PCI-E測試

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