這種方法由于不需要單獨(dú)的時(shí)鐘走線，各對(duì)差分線可以采用各自的CDR電路，所以對(duì)各對(duì)線的等長(zhǎng)要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn),，因?yàn)樽呔€數(shù)量減少，而且信號(hào)都是點(diǎn)對(duì)點(diǎn)傳輸),。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里,，需要對(duì)數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/10b編碼,、64b/66b編碼,、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對(duì)數(shù)據(jù)進(jìn)行加擾等,。

嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路,，CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn),，可以從數(shù)據(jù)中提取時(shí)鐘,。PLL電路通過(guò)鑒相器(PhaseDetector)比較輸入信號(hào)和本地VCO(壓控振蕩器)間的相差，并把相差信息通過(guò)環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對(duì)VCO的控制電壓信號(hào),，通過(guò)不斷的比較和調(diào)整終實(shí)現(xiàn)本地VCO對(duì)輸入信號(hào)的時(shí)鐘鎖定,。 數(shù)字信號(hào)的時(shí)鐘分配（Clock Distribution）;眼圖測(cè)試數(shù)字信號(hào)測(cè)試執(zhí)行標(biāo)準(zhǔn)

對(duì)于并行總線來(lái)說(shuō)，更致命的是這種總線上通常掛有多個(gè)設(shè)備,，且讀寫共用,，各種信號(hào)分叉造成的反射問(wèn)題使得信號(hào)質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過(guò)大且對(duì)布線等長(zhǎng)要求過(guò)于苛刻的問(wèn)題,，隨著芯片技術(shù)的發(fā)展和速度的提升,，越來(lái)越多的數(shù)字接口開始采用串行總線。所謂串行總線,，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸,，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線,，而如果把這8根線上的信號(hào)時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長(zhǎng)關(guān)系,。 自動(dòng)化數(shù)字信號(hào)測(cè)試檢修數(shù)字總線采用的時(shí)鐘 分配方式大體上可以分為3類,，即并行時(shí)鐘、嵌入式時(shí)鐘,、前向時(shí)鐘,，各有各的應(yīng)用領(lǐng)域。

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室

  數(shù)字信號(hào)測(cè)試方法：

需要特別注意,，當(dāng)數(shù)字信號(hào)的電壓介于判決閾值的上限和下限之間時(shí),，其邏輯狀態(tài)是不 確定的狀態(tài)。所謂的“不確定”是指如果數(shù)字信號(hào)的電壓介于判決閾值的上限和下限之間， 接收端的判決電路有可能把這個(gè)狀態(tài)判決為邏輯0,也有可能判決為邏輯1,。這種不確定是  我們不期望的,，因此很多數(shù)字電路會(huì)盡量避免用這種不確定狀態(tài)進(jìn)行信號(hào)傳輸，比如會(huì)用一  個(gè)同步時(shí)鐘只在信號(hào)電平穩(wěn)定以后再進(jìn)行采樣,。

數(shù)字信號(hào)的建立/保持時(shí)間(Setup/HoldTime)

不論數(shù)字信號(hào)的上升沿是陡還是緩,，在信號(hào)跳變時(shí)總會(huì)有一段過(guò)渡時(shí)間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài),。更糟糕的是,，通常的數(shù)字信號(hào)都不只一路，可能是多路信號(hào)一起傳輸來(lái)一些邏輯和功能狀態(tài),。這些多路信號(hào)之間由于電氣特性的不完全一致以及PCB走線路徑長(zhǎng)短的不同,，在到達(dá)其接收端時(shí)會(huì)存在不同的時(shí)延，時(shí)延的不同會(huì)進(jìn)一步增加邏輯狀態(tài)的不確定性,。

由于我們感興趣的邏輯狀態(tài)通常是信號(hào)電平穩(wěn)定以后的狀態(tài)而不是跳變時(shí)所的狀態(tài),，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的工作時(shí)鐘對(duì)信號(hào)進(jìn)行采樣,。如圖1.5所示,，雖然信號(hào)在跳變過(guò)程中可能會(huì)有不確定的邏輯狀態(tài)，但是若我們只在時(shí)鐘CLK的上升沿對(duì)信號(hào)進(jìn)行判決采樣,，則得到的就是穩(wěn)定的邏輯狀態(tài),。 真實(shí)的數(shù)字信號(hào)頻譜；

對(duì)于一個(gè)理想的方波信號(hào),，其上升沿是無(wú)限陡的,，從頻域上看 它是由無(wú)限多的奇數(shù)次諧波構(gòu)成的，因此一個(gè)理想方波可以認(rèn)為是無(wú)限多奇次正弦諧波 的疊加,。

但是對(duì)于真實(shí)的數(shù)字信號(hào)來(lái)說(shuō),，其上升沿不是無(wú)限陡的，因此其高次諧波的能量會(huì)受到 限制,。比如圖1.3是用同一個(gè)時(shí)鐘芯片分別產(chǎn)生的50MHz和250MHz的時(shí)鐘信號(hào)的頻 譜,，我們可以看到雖然兩種情況下輸出時(shí)鐘頻率不一樣，但是信號(hào)的主要頻譜能量都集中在 5GHz以內(nèi),，并不見得250MHz時(shí)鐘的頻譜分布就一定比50MHz時(shí)鐘的大5倍,。 數(shù)字設(shè)備是由很多電路組成來(lái)實(shí)現(xiàn)一定的功能，系統(tǒng)中的各個(gè)部分通過(guò)數(shù)字信號(hào)的傳輸來(lái)進(jìn)行信息和數(shù)據(jù)的交互,。河南機(jī)械數(shù)字信號(hào)測(cè)試

什么是模擬信號(hào),？數(shù)字信號(hào)？眼圖測(cè)試數(shù)字信號(hào)測(cè)試執(zhí)行標(biāo)準(zhǔn)

由于真正的預(yù)加重電路在實(shí)現(xiàn)時(shí)需要有相應(yīng)的放大電路來(lái)增加跳變比特的幅度,，電路  比較復(fù)雜而且增加系統(tǒng)功耗,，所以在實(shí)際應(yīng)用時(shí)更多采用去加重的方式。去加重技術(shù)不是  增大跳變比特的幅度，而是減小非跳變比特的幅度,，從而得到和預(yù)加重類似的信號(hào)波形,。 圖 1.29是對(duì)一個(gè)10Gbps的信號(hào)進(jìn)行-3.5dB的去加重后對(duì)頻譜的影響?？梢钥吹?，去加  重主要是通過(guò)壓縮信號(hào)的直流和低頻分量(長(zhǎng)0 或者長(zhǎng) 1  的比特流),從而改善其在傳輸過(guò)  程中可 能造成的對(duì)短0或者短1 比特的影響。眼圖測(cè)試數(shù)字信號(hào)測(cè)試執(zhí)行標(biāo)準(zhǔn)

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