PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本,，廣泛應用于顯卡,、GPU,、SSD卡、以太網(wǎng)卡,、加速卡等與CPU的互聯(lián),。PCle的標準由PCI-SIG(PCISpecialInterestGroup)組織制定和維護，目前其董事會主要成員有Intel,、AMD,、nVidia、DellEMC,、Keysight,、Synopsys、ARM,、Qualcomm,、VTM等公司，全球會員單位超過700家,。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議),、CEM規(guī)范(適用于板卡機械和電氣設計)、測試規(guī)范(適用于測試驗證方法)等,，目前產(chǎn)業(yè)界正在逐漸商用第5代版本,，同時第6代標準也在制定完善中。由于組織良好的運作,、的芯片支持,、成熟的產(chǎn)業(yè)鏈，PCIe已經(jīng)成為服務器和個人計算機上成功的高速串行互聯(lián)和I/O擴展總線,。圖4.1是PCIe總線的典型應用場景,。PCIE3.0和PCIE4.0應該如何選擇？數(shù)字信號PCI-E測試市場價價格走勢

雖然在編碼方式和芯片內(nèi)部做了很多工作,，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn),，特 別是當采用比較便宜的PCB板材時，就不得不適當減少傳輸距離和鏈路上的連接器數(shù)量,。 在PCIe3.0的8Gbps速率下,，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現(xiàn)可靠信號傳輸。在PCle4.0的16Gbps速率下,，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi),，其中主板上芯片封裝、PCB/過孔走線,、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝,、PCB/過孔走線的損耗總預算為-8dB@8GHz。

整個鏈路的長度需要控制在12英寸以內(nèi)，并且鏈路上只能有一個連接器,。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器,，則需要在鏈路中插入Re-timer芯片對信號進行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預算,，圖中各 個部分的鏈路預算對于設計和測試都非常重要,，對于測試部分的影響后面會具體介紹。 數(shù)字信號PCI-E測試市場價價格走勢在PCI-E的信號質(zhì)量測試中需要捕獲多少的數(shù)據(jù)進行分析,？

克勞德高速數(shù)字信號測試實驗室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農(nóng),，以成為高數(shù)信號傳輸測試界的帶頭者為奮斗目標?？藙诘赂咚贁?shù)字信號測試實驗室重心團隊成員從業(yè)測試領域10年以上。實驗室配套KEYSIGHT/TEK主流系列示波器,、誤碼儀,、協(xié)議分析儀、矢量網(wǎng)絡分析儀及附件,，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具,。堅持以專業(yè)的技術人員，嚴格按照行業(yè)測試規(guī)范,，配備高性能的權能測試設備,，提供給客戶更精細更權能的全方面的專業(yè)服務?？藙诘赂咚贁?shù)字信號測試實驗室提供具深度的專業(yè)知識及一系列認證測試,、預認證測試及錯誤排除信號完整性測試、多端口矩陣測試,、HDMI測試,、USB測試，PCI-E測試等方面測試服務,。

對于PCIe來說,，由于長鏈路時的損耗很大，因此接收端的裕量很小,。為了掌握實際工 作環(huán)境下芯片內(nèi)部實際接收到的信號質(zhì)量,，在PCIe3.0時代，有些芯片廠商會用自己內(nèi)置 的工具來掃描接收到的信號質(zhì)量,，但這個功能不是強制的,。到了PCIe4.0標準中，規(guī)范把 接收端的信號質(zhì)量掃描功能作為強制要求,，正式名稱是Lane Margin(鏈路裕量)功能,。 簡單的Lane Margin功能的實現(xiàn)是在芯片內(nèi)部進行二維的誤碼率掃描，即通過調(diào)整水平方 向的采樣點時刻以及垂直方向的信號判決閾值，一種PCIE通道帶寬的測試方法;

CTLE均衡器可以比較好地補償傳輸通道的線性損耗,，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器,，而且隨著信號速率的提升，接收端的眼圖裕量越來越小,，采用的DFE技術也相應要更加復雜,。在PCle3.0的 規(guī)范中，針對8Gbps的信號,，定義了1階的DFE配合CTLE完成信號的均衡,；而在PCle4.0 的規(guī)范中，針對16Gbps的信號,，定義了更復雜的2階DFE配合CTLE進行信號的均衡,。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI   Express@   Base   Specification   4.0)。使用PCI-E協(xié)議分析儀能不能直接告訴我總線上的協(xié)議錯誤,？數(shù)字信號PCI-E測試市場價價格走勢

pcie接口定義及知識解析,；數(shù)字信號PCI-E測試市場價價格走勢

PCle5.0接收端CILE均衡器的頻率響應PCIe5.0的主板和插卡的測試方法與PCIe4.0也是類似，都需要通過CLB或者CBB的測試夾具把被測信號引出接入示波器進行發(fā)送信號質(zhì)量測試,，并通過誤碼儀的配合進行LinkEQ和接收端容限的測試,。但是具體細節(jié)和要求上又有所區(qū)別，下面將從發(fā)送端和接收端測試方面分別進行描述,。

PCIe5.0發(fā)送端信號質(zhì)量及LinkEQ測試PCIe5.0的數(shù)據(jù)速率高達32Gbps,因此信號邊沿更陡,。對于PCIe5.0芯片的信號測試，協(xié)會建議的測試用的示波器帶寬要高達50GHz,。對于主板和插卡來說,，由于測試點是在連接器的金手指處，信號經(jīng)過PCB傳輸后邊沿會變緩一些,，所以信號質(zhì)量測試規(guī)定的示波器帶寬為33GHz,。但是，在接收端容限測試中,，由于需要用示波器對誤碼儀直接輸出的比較快邊沿的信號做幅度和預加重校準,，所以校準用的示波器帶寬還是會用到50GHz。 數(shù)字信號PCI-E測試市場價價格走勢

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