在之前的PCIe規(guī)范中,，都是假定PCIe芯片需要外部提供一個參考時鐘(RefClk),在這 種芯片的測試中也是需要使用一個低抖動的時鐘源給被測件提供參考時鐘，并且只需要對 數(shù)據(jù)線進(jìn)行測試,。而在PCIe4.0的規(guī)范中,，新增了允許芯片使用內(nèi)部提供的RefClk(被稱 為Embeded RefClk)模式，這種情況下被測芯片有自己內(nèi)部生成的參考時鐘,，但參考時鐘的 質(zhì)量不一定非常好,，測試時需要把參考時鐘也引出，采用類似于主板測試中的Dual-port測 試方法,。如果被測芯片使用內(nèi)嵌參考時鐘且參考時鐘也無法引出,，則意味著被測件工作在 SRIS(Separate Refclk Independent SSC)模式,，需要另外的算法進(jìn)行特殊處理。PCI-E3.0定義了11種發(fā)送端的預(yù)加重設(shè)置,，實際應(yīng)用中應(yīng)該用那個,？解決方案PCI-E測試多端口矩陣測試

這么多的組合是不可能完全通過人工設(shè)置和調(diào)整  的，必須有一定的機(jī)制能夠根據(jù)實際鏈路的損耗,、串?dāng)_,、反射差異以及溫度和環(huán)境變化進(jìn)行  自動的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動態(tài)協(xié)商,。動態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中  就有定義,，但早期的芯片并沒有普遍采用；在PCIe4.0規(guī)范中,，這個要求是強(qiáng)制的,，而且很  多測試項目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無法通過一致性測試,。圖4.7是  PCIe的鏈路狀態(tài)機(jī),，從設(shè)備上電開始，需要經(jīng)過一系列過程才能進(jìn)入L0的正常工作狀態(tài),。 其中在Configuration階段會進(jìn)行簡單的速率和位寬協(xié)商,，而在Recovery階段則會進(jìn)行更  加復(fù)雜的發(fā)送端預(yù)加重和接收端均衡的調(diào)整和協(xié)商。解決方案PCI-E測試多端口矩陣測試為什么沒有PCIE轉(zhuǎn)DP或hdmi,？

是用矢量網(wǎng)絡(luò)分析儀進(jìn)行鏈路標(biāo)定的典型連接,，具體的標(biāo)定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細(xì)描述,，這里不做展開,。

在硬件連接完成、測試碼型切換正確后,，就可以對信號進(jìn)行捕獲和信號質(zhì)量分析,。正式 的信號質(zhì)量分析之前還需要注意的是：為了把傳輸通道對信號的惡化以及均衡器對信號的 改善效果都考慮進(jìn)去，PCIe3.0及之后標(biāo)準(zhǔn)的測試中對其發(fā)送端眼圖,、抖動等測試的參考點(diǎn) 從發(fā)送端轉(zhuǎn)移到了接收端,。也就是說，測試中需要把傳輸通道對信號的惡化的影響以及均 衡器對信號的改善影響都考慮進(jìn)去,。

在物理層方面,，PCIe總線采用多對高速串行的差分信號進(jìn)行雙向高速傳輸，每對差分  線上的信號速率可以是第1代的2 . 5Gbps,、第2代的5Gbps,、第3代的8Gbps、第4代的  16Gbps,、第5代的32Gbps,其典型連接方式有金手指連接,、背板連接、芯片直接互連以及電  纜連接等,。根據(jù)不同的總線帶寬需求,，其常用的連接位寬可以選擇x1、x4,、x8,、x16等。如  果采用×16連接以及第5代的32Gbps速率,，理論上可以支持約128GBps的雙向總線帶寬,。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù),，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo)  準(zhǔn)規(guī)范也在討論過程中,。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化。PCI-E硬件測試方法有那些辦法,；

PCIe5.0物理層技術(shù)PCI-SIG組織于2019年發(fā)布了針對PCIe5.0芯片設(shè)計的Base規(guī)范,，針對板卡設(shè)計的CEM規(guī)范也在2021年制定完成，同時支持PCIe5.0的服務(wù)器產(chǎn)品也在2021年開始上市發(fā)布,。對于PCIe5.0測試來說,，其鏈路的拓?fù)淠Ｐ团cPCIe4.0類似，但數(shù)據(jù)速率從PCIe4.0的16Gbps提升到了32Gbps,因此鏈路上封裝,、PCB,、連接器的損耗更大，整個鏈路的損耗達(dá)到 - 36dB@16GHz,其中系統(tǒng)板損耗為 - 27dB,插卡的損耗為 - 9dB,。.20是PCIe5 . 0的 鏈路損耗預(yù)算的模型,。pcie 有幾種類型,哪個速度快?解決方案PCI-E測試多端口矩陣測試

pcie4.0和pcie2.0區(qū)別？解決方案PCI-E測試多端口矩陣測試

規(guī)范中規(guī)定了共11種不同的Preshoot和De-emphasis的組合,，每種組合叫作一個 Preset,實際應(yīng)用中Tx和Rx端可以在Link Training階段根據(jù)接收端收到的信號質(zhì)量協(xié)商 出一個比較好的Preset值,。比如P4沒有任何預(yù)加重，P7強(qiáng)的預(yù)加重,。圖4.3是 PCIe3.0和4.0標(biāo)準(zhǔn)中采用的預(yù)加重技術(shù)和11種Preset的組合(參考資料：PCI Express@ Base Specification4 .0) ,。對于8Gbps、16Gbps 以及32Gbps信號來說,，采用的預(yù)加重技術(shù)完 全一樣,，都是3階的預(yù)加重和11種Preset選擇。解決方案PCI-E測試多端口矩陣測試

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