PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的  特點(diǎn)進(jìn)行了重新設(shè)計(jì),，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類似,，典型  的設(shè)備有根設(shè)備(Root Complex) ,、終端設(shè)備(Endpoint), 以及可選的交換設(shè)備(Switch) ,。早   期的PCle總線是CPU通過北橋芯片或者南橋芯片擴(kuò)展出來的,，根設(shè)備在北橋芯片內(nèi)部,， 目前普遍和橋片一起集成在CPU內(nèi)部,，成為CPU重要的外部擴(kuò)展總線,。PCIe  總線協(xié)議層的結(jié)構(gòu)以及相關(guān)規(guī)范涉及的主要內(nèi)容,。PCIe如何解決PCI體系結(jié)構(gòu)存在的問題的呢,？江西PCI-E測(cè)試安裝

測(cè)試類型8Gbps速率16Gbps速率插卡RX測(cè)試眼寬：41.25ps+0/—2ps眼寬：18.75ps+0.5/-0.5ps眼高：46mV+0/-5mV眼高：15mV+1.5/-1.5mV主板RX測(cè)試眼寬：45ps+0/-2ps眼寬：18.75ps+0.5/-0.5ps眼高：50mV+0/-5mV眼高：15mV+1.5/-1.5mV 校準(zhǔn)時(shí),，信號(hào)的參數(shù)分析和調(diào)整需要反復(fù)進(jìn)行，人工操作非常耗時(shí)耗力,。為了解決這個(gè) 問題,，接收端容限測(cè)試時(shí)也會(huì)使用自動(dòng)測(cè)試軟件,，這個(gè)軟件可以提供設(shè)置和連接向?qū)А⒖刂?誤碼儀和示波器完成自動(dòng)校準(zhǔn)、發(fā)出訓(xùn)練碼型把被測(cè)件設(shè)置成環(huán)回狀態(tài),，并自動(dòng)進(jìn)行環(huán)回?cái)?shù) 據(jù)的誤碼率統(tǒng)計(jì),。圖4 . 18是典型自動(dòng)校準(zhǔn)和接收容限測(cè)試軟件的界面，以及相應(yīng)的測(cè)試中國(guó)香港設(shè)備PCI-E測(cè)試PCI-E 3.0測(cè)試發(fā)送端變化,；

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本,，廣泛應(yīng)用于顯卡、GPU,、SSD卡,、以太網(wǎng)卡、加速卡等與CPU的互聯(lián),。PCle的標(biāo)準(zhǔn)由PCI-SIG(PCISpecialInterestGroup)組織制定和維護(hù),，目前其董事會(huì)主要成員有Intel,、AMD,、nVidia、DellEMC、Keysight,、Synopsys,、ARM、Qualcomm,、VTM等公司，全球會(huì)員單位超過700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議),、CEM規(guī)范(適用于板卡機(jī)械和電氣設(shè)計(jì))、測(cè)試規(guī)范(適用于測(cè)試驗(yàn)證方法)等，目前產(chǎn)業(yè)界正在逐漸商用第5代版本,，同時(shí)第6代標(biāo)準(zhǔn)也在制定完善中。由于組織良好的運(yùn)作,、的芯片支持,、成熟的產(chǎn)業(yè)鏈,，PCIe已經(jīng)成為服務(wù)器和個(gè)人計(jì)算機(jī)上成功的高速串行互聯(lián)和I/O擴(kuò)展總線,。圖4.1是PCIe總線的典型應(yīng)用場(chǎng)景,。

在物理層方面，PCIe總線采用多對(duì)高速串行的差分信號(hào)進(jìn)行雙向高速傳輸,，每對(duì)差分  線上的信號(hào)速率可以是第1代的2 . 5Gbps,、第2代的5Gbps,、第3代的8Gbps,、第4代的  16Gbps,、第5代的32Gbps,其典型連接方式有金手指連接、背板連接,、芯片直接互連以及電  纜連接等,。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1,、x4、x8,、x16等。如  果采用×16連接以及第5代的32Gbps速率,，理論上可以支持約128GBps的雙向總線帶寬。 另外,，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo)  準(zhǔn)規(guī)范也在討論過程中,。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化。pcie接口定義及知識(shí)解析,；

這個(gè)軟件以圖形化的界面指導(dǎo)用戶完 成設(shè)置,、連接和測(cè)試過程,，除了可以自動(dòng)進(jìn)行示波器測(cè)量參數(shù)設(shè)置以及生成報(bào)告外，還提供 了Swing,、Common Mode等更多測(cè)試項(xiàng)目,，提高了測(cè)試的效率和覆蓋率。自動(dòng)測(cè)試軟件使 用的是與SigTest軟件完全一樣的分析算法,，從而可以保證分析結(jié)果的一致性,。圖4.15是 PCIe4.0自動(dòng)測(cè)試軟件的設(shè)置界面。

主板和插卡的測(cè)試項(xiàng)目針對(duì)的是系統(tǒng)設(shè)備廠商,，需要使用PCI-SIG的測(cè)試夾具測(cè) 試,，遵循的是CEM的規(guī)范。而對(duì)于設(shè)計(jì)PCIe芯片的廠商來說,，其芯片本身的性能首先要 滿足的是Base的規(guī)范,，并且需要自己設(shè)計(jì)針對(duì)芯片的測(cè)試板。16是一個(gè)典型的PCIe 芯片的測(cè)試板,，測(cè)試板上需要通過扇出通道(Breakout Channel)把被測(cè)信號(hào)引出并轉(zhuǎn)換成 同軸接口直接連接測(cè)試儀器,。扇出通道的典型長(zhǎng)度小于6英寸，對(duì)于16Gbps信號(hào)的插損 控制在4dB以內(nèi),。為了測(cè)試中可以對(duì)扇出通道的影響進(jìn)行評(píng)估或者去嵌入,，測(cè)試板上還應(yīng) 設(shè)計(jì)和扇出通道疊層設(shè)計(jì)、布線方式盡量一致的復(fù)制通道(Replica Channel),復(fù)制通道和扇 出通道的區(qū)別是兩端都設(shè)計(jì)成同軸連接方式,，這樣可以通過對(duì)復(fù)制通道直接進(jìn)行測(cè)試 推測(cè)扇出通道的特性,。 PCI-E 3.0測(cè)試接收端容限測(cè)試；中國(guó)香港設(shè)備PCI-E測(cè)試

高速串行技術(shù)(二)之(PCIe中的基本概念),；江西PCI-E測(cè)試安裝

PCIe4.0的測(cè)試項(xiàng)目PCIe相關(guān)設(shè)備的測(cè)試項(xiàng)目主要參考PCI-SIG發(fā)布的ComplianceTestGuide(一致性測(cè)試指南),。在PCIe3.0的測(cè)試指南中，規(guī)定需要進(jìn)行的測(cè)試項(xiàng)目及其目的如下(參考資料：PCIe3.0ComplianceTestGuide):·ElectricalTesting(電氣特性測(cè)試):用于檢查主板以及插卡發(fā)射機(jī)和接收機(jī)的電氣性能,?！onfigurationTesting(配置測(cè)試):用于檢查PCIe設(shè)備的配置空間?！inkProtocolTesting(鏈路協(xié)議測(cè)試):用于檢查設(shè)備的鏈路層協(xié)議行為,。江西PCI-E測(cè)試安裝

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