數(shù)字信號的預加重(Pre-emphasis)

如前所述,，很多常用的電路板材料或者電纜在高頻時都會呈現(xiàn)出高損耗的特性,。目前的高速串行總線速度不斷提升,，使得流行的電路板材料達到極限從而對信號有較大的損耗，這可能導致接收端的信號極其惡劣以至于無法正確還原和解碼信號,，從而出現(xiàn)傳輸誤碼,。如果我們觀察高速的數(shù)字信號經(jīng)過長的傳輸通道傳輸后到達接收端的眼圖，它可能是閉合的或者接近閉合的,。因此工程師可以有兩種選擇：一種是在設(shè)計中使用較為昂貴的電路板材料,；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來補償傳輸通道的損耗影響,?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過高，我們通常會優(yōu)先嘗試相應(yīng)的信號補償技術(shù),，預加重(Pre-emphasis)和均衡就是高速數(shù)字電路中常用的兩種信號補償技術(shù),。
數(shù)字信號是離散的。它的幅度被限制在一個確定的值,。解決方案數(shù)字信號測試價格優(yōu)惠

采用串行總線以后,，就單根線來說，由于上面要傳輸原來多根線傳輸?shù)臄?shù)據(jù),，所以其工作速率一般要比相應(yīng)的并行總線高很多,。比如以前計算機上的擴展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標準),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達到了16Gbps(PCIe4.0代標準)或32Gbps(PCIe5.0代標準),。采用串行總線的另一個好處是在提高數(shù)據(jù)傳輸速率的同時節(jié)省了布線空間,，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中,，當需要進行高速數(shù)據(jù)傳輸時,，使用串行總線的越來越多。

數(shù)據(jù)速率提高以后,，對于阻抗匹配,、線路損耗和抖動的要求就更高，稍不注意就很容易產(chǎn)生信號質(zhì)量的問題,。圖1.10是一個典型的1Gbps的信號從發(fā)送端經(jīng)過芯片封裝,、PCB、連接器,、背板傳輸?shù)浇邮斩说男盘柭窂?，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號到達接收端后由于高頻損耗,、反射等的影響,，信號波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計對于數(shù)字電路工程師來說是一個很大的挑戰(zhàn)。 解決方案數(shù)字信號測試價格優(yōu)惠數(shù)字信號的波形分析（Waveform Analysis）;

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同,，可以分為并行總線和串行總線,。

并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上,，數(shù)據(jù)線,、地址線、控制線等都是并行傳輸,，比如要傳輸8位的數(shù)據(jù)寬度,，就需要8根數(shù)據(jù)信號線同時傳輸；如果要傳輸32位的數(shù)據(jù)寬度,，就需要32根數(shù)據(jù)信號線同時傳輸,。除了數(shù)據(jù)線以外,，如果要尋址比較大的地址空間,，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個典型的微處理器的并行總線的工作時序,，其中包含了1根時鐘線,、16根數(shù)據(jù)線、16根地址線以及一些讀寫控制信號,。

數(shù)字信號測試串行總線的8b/10b編碼(8b/10bEncoding)

前面我們介紹過,，使用串行比并行總線可以節(jié)省更多的布線空間，芯片,、電纜等的尺寸可以做得更小,，同時傳輸速率更高。但是我們知道,，在很多數(shù)字系統(tǒng)如CPU,、DSP、FPGA等內(nèi)部,，進行數(shù)據(jù)處理的小單位都是Byte,即8bit,把一個或多個Byte的數(shù)據(jù)通過串行總線可靠地傳輸出去是需要對數(shù)據(jù)做些特殊處理的,。將并行數(shù)據(jù)轉(zhuǎn)換成串行信號傳輸?shù)暮唵蔚姆椒ㄈ鐖D1.19所示。比如發(fā)送端的數(shù)據(jù)寬度是8bit,時鐘速率是100MHz,我們可以通過Mux(復用器)芯片把8bit的數(shù)據(jù)時分復用到1bit的數(shù)據(jù)線上,，相應(yīng)的數(shù)據(jù)速率提高到800Mbps(在有些LVDS的視頻信號傳輸中比較常用的是把并行的7bit數(shù)據(jù)時分復用到1bit數(shù)據(jù)線上),。信號到達接收端以后，再通過Demux(解復用器)芯片把串行的信號分成8路低速的數(shù)據(jù),。 數(shù)字總線采用的時鐘 分配方式大體上可以分為3類,，即并行時鐘、嵌入式時鐘,、前向時鐘,，各有各的應(yīng)用領(lǐng)域。

采用同步時鐘的電路減少了出現(xiàn)邏輯不確定狀態(tài)的可能性,，而且可以減小電路和信號布線時延的累積效應(yīng),，所以在現(xiàn)代的數(shù)字系統(tǒng)和設(shè)備中***采用,。采用同步電路以后，數(shù)字電路就以一定的時鐘節(jié)拍工作,，我們把數(shù)字信號每秒鐘跳變的比較大速率稱為信號的數(shù)據(jù)速率(BitRate),單位通常是bps(bitspersecond)或者bit/s,。大部分并行總線的數(shù)據(jù)速率和系統(tǒng)中時鐘的工作頻率一致，比如某51系列單片機工作在11.0592MHz時鐘下,，其數(shù)據(jù)線上的數(shù)據(jù)速率就是11.0592Mbps;也有些特殊的場合采用DDR方式(DoubleDataRate)采樣,，數(shù)據(jù)速率是其時鐘工作頻率的2倍，比如某DDR4內(nèi)存芯片,，其工作時鐘是1333MHz,其數(shù)據(jù)速率是2666Mbps,。還有些高速傳輸?shù)那闆r，比如PCle,、USB3.0,、SATA、RapidIO,、100G以太網(wǎng)等總線,，時鐘信息是通過編碼嵌入在數(shù)據(jù)流中，這種情況下雖然在外部看不到有專門的時鐘傳輸通道,，但是其工作起來仍然有特定的數(shù)據(jù)速率,。數(shù)字信號上升時間的定義；解決方案數(shù)字信號測試價格優(yōu)惠

抖動是數(shù)字信號,，特別是高速數(shù)字信號重要的一個概念,，越是高速的信號，其比特周期越短對于抖動要求就嚴格,；解決方案數(shù)字信號測試價格優(yōu)惠

采用這種時鐘恢復方式后,，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動，所以數(shù)據(jù)傳輸 中增加的低頻抖動對于接收端采樣影響不大,，因此更適于長距離傳輸,。(不過由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動仍然會對接收端采樣產(chǎn)生比較大的影響,。)

采用嵌入式時鐘的缺點在于電路的復雜度增加,，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率,。

隨著技術(shù)的發(fā)展,，一些對總線效率要求更高的應(yīng)用中開始采用另一種時鐘分配方式，即前向時鐘(ForwardClocking),。前向時鐘的實現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟,。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動。

一個前向時鐘的典型應(yīng)用,，總線仍然有單獨的時鐘傳輸通路,，而與傳統(tǒng)并行總線所不同的是接收端每條信號路徑上都有一個DLL電路。電路開始工作時可以有一個訓練的過程,，接收端的DLL在訓練過程中可以根據(jù)每條鏈路的時延情況調(diào)整時延,，從而保證每條數(shù)據(jù)線都有充足的建立/保持時間。 解決方案數(shù)字信號測試價格優(yōu)惠