PCIe4.0標(biāo)準(zhǔn)在時(shí)鐘架構(gòu)上除了支持傳統(tǒng)的共參考時(shí)鐘(Common Refclk,CC)模式以 外,，還可以允許芯片支持參考時(shí)鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性,。在CC時(shí)鐘模式下,，主板會(huì)給插卡提供一個(gè)100MHz的參考時(shí)鐘(Refclk),插卡用這 個(gè)時(shí)鐘作為接收端PLL和CDR電路的參考。這個(gè)參考時(shí)鐘可以在主機(jī)打開擴(kuò)頻時(shí)鐘 (SSC)時(shí)控制收發(fā)端的時(shí)鐘偏差,，同時(shí)由于有一部分?jǐn)?shù)據(jù)線相對(duì)于參考時(shí)鐘的抖動(dòng)可以互 相抵消,，所以對(duì)于參考時(shí)鐘的抖動(dòng)要求可以稍寬松一些如果被測(cè)件是標(biāo)準(zhǔn)的PCI-E插槽接口，如何進(jìn)行PCI-E的協(xié)議分析,？中國澳門PCI-E測(cè)試DDR測(cè)試

相應(yīng)地,，在CC模式下參考時(shí)鐘的 抖動(dòng)測(cè)試中,，也會(huì)要求測(cè)試軟件能夠很好地模擬發(fā)送端和接收端抖動(dòng)傳遞函數(shù)的影響。而 在IR模式下,，主板和插卡可以采用不同的參考時(shí)鐘,，可以為一些特殊的不太方便進(jìn)行參考 時(shí)鐘傳遞的應(yīng)用場(chǎng)景(比如通過Cable連接時(shí))提供便利，但由于收發(fā)端參考時(shí)鐘不同源,，所 以對(duì)于收發(fā)端的設(shè)計(jì)難度要大一些(比如Buffer深度以及時(shí)鐘頻差調(diào)整機(jī)制),。IR模式下 用戶可以根據(jù)需要在參考時(shí)鐘以及PLL的抖動(dòng)之間做一些折中和平衡，保證*終的發(fā)射機(jī) 抖動(dòng)指標(biāo)即可,。圖4.9是PCIe4.0規(guī)范參考時(shí)鐘時(shí)的時(shí)鐘架構(gòu),，以及不同速率下對(duì)于 芯片Refclk抖動(dòng)的要求。中國澳門PCI-E測(cè)試DDR測(cè)試pcie接口定義及知識(shí)解析,；

這么多的組合是不可能完全通過人工設(shè)置和調(diào)整  的,，必須有一定的機(jī)制能夠根據(jù)實(shí)際鏈路的損耗、串?dāng)_,、反射差異以及溫度和環(huán)境變化進(jìn)行  自動(dòng)的參數(shù)設(shè)置和調(diào)整,，這就是鏈路均衡的動(dòng)態(tài)協(xié)商。動(dòng)態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中  就有定義,，但早期的芯片并沒有普遍采用,；在PCIe4.0規(guī)范中，這個(gè)要求是強(qiáng)制的,，而且很  多測(cè)試項(xiàng)目直接與鏈路協(xié)商功能相關(guān),，如果支持不好則無法通過一致性測(cè)試。圖4.7是  PCIe的鏈路狀態(tài)機(jī),，從設(shè)備上電開始,，需要經(jīng)過一系列過程才能進(jìn)入L0的正常工作狀態(tài)。 其中在Configuration階段會(huì)進(jìn)行簡單的速率和位寬協(xié)商,，而在Recovery階段則會(huì)進(jìn)行更  加復(fù)雜的發(fā)送端預(yù)加重和接收端均衡的調(diào)整和協(xié)商,。

雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn),，特 別是當(dāng)采用比較便宜的PCB板材時(shí),，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下,，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個(gè)連接器實(shí)現(xiàn)可靠信號(hào)傳輸,。在PCle4.0的16Gbps速率下，整個(gè)16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi),，其中主板上芯片封裝,、PCB/過孔走線、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝,、PCB/過孔走線的損耗總預(yù)算為-8dB@8GHz,。

整個(gè)鏈路的長度需要控制在12英寸以內(nèi)，并且鏈路上只能有一個(gè)連接器,。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器,，則需要在鏈路中插入Re-timer芯片對(duì)信號(hào)進(jìn)行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算,，圖中各 個(gè)部分的鏈路預(yù)算對(duì)于設(shè)計(jì)和測(cè)試都非常重要,，對(duì)于測(cè)試部分的影響后面會(huì)具體介紹。 PCI-E X16,PCI-E 2.0,PCI-E 3.0插口區(qū)別是什么,？

當(dāng)鏈路速率不斷提升時(shí),，給接收端留的信號(hào)裕量會(huì)越來越小,。比如PCIe4.0的規(guī)范中 定義，信號(hào)經(jīng)過物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps,。在這么小  的鏈路裕量下，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果,。但是,，預(yù)  加重和均衡器的組合也越來越多。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整,，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整,。綜合考慮以上因素，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種,。PCI-E的信號(hào)測(cè)試中否一定要使用一致性測(cè)試碼型,？中國澳門PCI-E測(cè)試DDR測(cè)試

被測(cè)件發(fā)不出標(biāo)準(zhǔn)的PCI-E的一致性測(cè)試碼型，為什么,？中國澳門PCI-E測(cè)試DDR測(cè)試

·TransactionProtocolTesting(傳輸協(xié)議測(cè)試):用于檢查設(shè)備傳輸層的協(xié)議行為,。·PlatformBIOSTesting(平臺(tái)BIOS測(cè)試):用于檢查主板BIOS識(shí)別和配置PCIe外設(shè)的能力,。對(duì)于PCIe4.0來說,，針對(duì)之前發(fā)現(xiàn)的問題以及新增的特性，替換或增加了以下測(cè)試項(xiàng)目·InteroperabilityTesting(互操作性測(cè)試):用于檢查主板和插卡是否能夠訓(xùn)練成雙方都支持的比較高速率和比較大位寬(Re-timer要和插卡一起測(cè)試),?！aneMargining(鏈路裕量測(cè)試):用于檢查接收端的鏈路裕量掃描功能。其中,，針對(duì)電氣特性測(cè)試,，又有專門的物理層測(cè)試規(guī)范，用于規(guī)定具體的測(cè)試項(xiàng)目和測(cè)試方法,。表4.2是針對(duì)PCIe4.0的主板或插卡需要進(jìn)行的物理層測(cè)試項(xiàng)目,其中灰色背景的測(cè)試項(xiàng)目都涉及鏈路協(xié)商功能,。中國澳門PCI-E測(cè)試DDR測(cè)試