如前所述，在PCle4.0的主板和插卡測試中,，PCB,、接插件等傳輸通道的影響是通過測 試夾具進(jìn)行模擬并且需要慎重選擇ISI板上的測試通道，而對端接收芯片封裝對信號的影 響是通過軟件的S參數(shù)嵌入進(jìn)行模擬的,。測試過程中需要用示波器軟件或者PCI-SIG提 供的測試軟件把這個S參數(shù)文件的影響加到被測波形上,。

PCIe4.0信號質(zhì)量分析可以采用兩種方法： 一種是使用PCI-SIG提供的Sigtest軟件 做手動分析，另一種是使用示波器廠商提供的軟件進(jìn)行自動測試,。 為什么PCI-E3.0的一致性測試碼型和PCI-E2.0不一樣,？陜西PCI-E測試信號完整性測試

在之前的PCIe規(guī)范中，都是假定PCIe芯片需要外部提供一個參考時鐘(RefClk),在這 種芯片的測試中也是需要使用一個低抖動的時鐘源給被測件提供參考時鐘,，并且只需要對 數(shù)據(jù)線進(jìn)行測試,。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內(nèi)部提供的RefClk(被稱 為Embeded RefClk)模式,，這種情況下被測芯片有自己內(nèi)部生成的參考時鐘,，但參考時鐘的 質(zhì)量不一定非常好,，測試時需要把參考時鐘也引出，采用類似于主板測試中的Dual-port測 試方法,。如果被測芯片使用內(nèi)嵌參考時鐘且參考時鐘也無法引出,，則意味著被測件工作在 SRIS(Separate Refclk Independent SSC)模式，需要另外的算法進(jìn)行特殊處理,。中國香港PCI-E測試工廠直銷pcie 有幾種類型,哪個速度快?

雖然在編碼方式和芯片內(nèi)部做了很多工作,，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當(dāng)采用比較便宜的PCB板材時,，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量,。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實(shí)現(xiàn)可靠信號傳輸,。在PCle4.0的16Gbps速率下,，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi)，其中主板上芯片封裝,、PCB/過孔走線,、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預(yù)算為-8dB@8GHz,。

整個鏈路的長度需要控制在12英寸以內(nèi),，并且鏈路上只能有一個連接器。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器,，則需要在鏈路中插入Re-timer芯片對信號進(jìn)行 重新整形和中繼,。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算，圖中各 個部分的鏈路預(yù)算對于設(shè)計(jì)和測試都非常重要,，對于測試部分的影響后面會具體介紹,。

在物理層方面，PCIe總線采用多對高速串行的差分信號進(jìn)行雙向高速傳輸,，每對差分  線上的信號速率可以是第1代的2 . 5Gbps,、第2代的5Gbps、第3代的8Gbps,、第4代的  16Gbps,、第5代的32Gbps,其典型連接方式有金手指連接、背板連接,、芯片直接互連以及電  纜連接等,。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1,、x4,、x8、x16等。如  果采用×16連接以及第5代的32Gbps速率,，理論上可以支持約128GBps的雙向總線帶寬。 另外,，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù),，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo)  準(zhǔn)規(guī)范也在討論過程中。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化,。高速串行技術(shù)(二)之(PCIe中的基本概念),；

隨著數(shù)據(jù)速率的提高，在發(fā)送端對信號高頻進(jìn)行補(bǔ)償還是不夠,，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對信號做均衡(Equalization),從而對線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償,。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長電纜 傳輸?shù)膱龊?，近些年也逐漸開始在計(jì)算機(jī),、消費(fèi)類電子等領(lǐng)域應(yīng)用，比如USB3.0,、SATA 6G,、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對CTLE均衡器 的頻響特性的要求,?？梢钥吹剑馄鞯膹?qiáng)弱也有很多擋可選,，在Link Training階段TX 和RX端會協(xié)商出一個比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0),。PCIE3.0和PCIE4.0應(yīng)該如何選擇？湖北PCI-E測試系列

PCI-E 3.0測試接收端的變化,；陜西PCI-E測試信號完整性測試

隨著數(shù)據(jù)速率的提高,，芯片中的預(yù)加重和均衡功能也越來越復(fù)雜。比如在PCle 的1代和2代中使用了簡單的去加重(De-emphasis)技術(shù),，即信號的發(fā)射端(TX)在發(fā)送信 號時對跳變比特(信號中的高頻成分)加大幅度發(fā)送,，這樣可以部分補(bǔ)償傳輸線路對高 頻成分的衰減，從而得到比較好的眼圖,。在1代中采用了-3.5dB的去加重,，2代中采用了 -3.5dB和-6dB的去加重。對于3代和4代技術(shù)來說,，由于信號速率更高,，需要采用更加 復(fù)雜的去加重技術(shù)，因此除了跳變比特比非跳變比特幅度增大發(fā)送以外,，在跳變比特的前 1個比特也要增大幅度發(fā)送,，這個增大的幅度通常叫作Preshoot。為了應(yīng)對復(fù)雜的鏈路環(huán)境，陜西PCI-E測試信號完整性測試