由于每對數(shù)據(jù)線和參考時(shí)鐘都是差分的，所以主  板的測試需要同時(shí)占用4個(gè)示波器通道,，也就是在進(jìn)行PCIe4.0的主板測試時(shí)示波器能夠  4個(gè)通道同時(shí)工作且達(dá)到25GHz帶寬,。而對于插卡的測試來說，只需要把差分的數(shù)據(jù)通道  引入示波器進(jìn)行測試就可以了,，示波器能夠2個(gè)通道同時(shí)工作并達(dá)到25GHz帶寬即可,。 12展示了典型PCIe4.0的發(fā)射機(jī)信號質(zhì)量測試環(huán)境。無論是對于發(fā)射機(jī)測試,，還是對于后面要介紹到的接收機(jī)容限測試來說,，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板,。ISI板上的Trace線有幾十對,，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜,、連接器的插損都可能會(huì)不一致,， 所以需要通過配合合適的ISI線對，使得ISI板上的Trace線加上測試電纜,、測試夾具,、轉(zhuǎn)接  頭等模擬出來的整個(gè)測試鏈路的插損滿足測試要求。比如,，對于插卡的測試來說,，對應(yīng)的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器,、轉(zhuǎn)接頭,、測  試電纜等的損耗應(yīng)該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進(jìn)行模擬)。 為了滿足這個(gè)要求,，比較好的方法是使用矢量網(wǎng)絡(luò)分析儀(VNA)事先進(jìn)行鏈路標(biāo)定,。為什么PCI-E3.0的一致性測試碼型和PCI-E2.0不一樣,？PCI-E測試哪里買

隨著數(shù)據(jù)速率的提高，在發(fā)送端對信號高頻進(jìn)行補(bǔ)償還是不夠,，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對信號做均衡(Equalization),從而對線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償,。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長電纜 傳輸?shù)膱龊?，近些年也逐漸開始在計(jì)算機(jī),、消費(fèi)類電子等領(lǐng)域應(yīng)用，比如USB3.0,、SATA 6G,、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對CTLE均衡器 的頻響特性的要求,?？梢钥吹剑馄鞯膹?qiáng)弱也有很多擋可選,，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0),。通信PCI-E測試維修電話PCI-e 3.0簡介及信號和協(xié)議測試方法；

雖然在編碼方式和芯片內(nèi)部做了很多工作,，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn),，特 別是當(dāng)采用比較便宜的PCB板材時(shí)，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量,。 在PCIe3.0的8Gbps速率下,，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個(gè)連接器實(shí)現(xiàn)可靠信號傳輸。在PCle4.0的16Gbps速率下,，整個(gè)16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi),，其中主板上芯片封裝、PCB/過孔走線,、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝,、PCB/過孔走線的損耗總預(yù)算為-8dB@8GHz。

整個(gè)鏈路的長度需要控制在12英寸以內(nèi),，并且鏈路上只能有一個(gè)連接器,。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對信號進(jìn)行 重新整形和中繼,。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算,，圖中各 個(gè)部分的鏈路預(yù)算對于設(shè)計(jì)和測試都非常重要，對于測試部分的影響后面會(huì)具體介紹,。

·項(xiàng)目2.6Add-inCardLaneMarginingat16GT/s:驗(yàn)證插卡能通過LaneMargining功能反映接收到的信號質(zhì)量,，針對16Gbps速率。·項(xiàng)目2.7SystemBoardTransmitterSignalQuality:驗(yàn)證主板發(fā)送信號質(zhì)量,，針對2.5Gbps,、5Gbps、8Gbps,、16Gbps速率?！ろ?xiàng)目2.8SystemBoardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號的Preset值是否正確,，針對8Gbps和16Gbps速率?！ろ?xiàng)目2.9SystemBoardTransmitterLinkEqualizationResponseTest:驗(yàn)證插卡對于鏈路協(xié)商的響應(yīng)時(shí)間,，針對8Gbps和16Gbps速率?！ろ?xiàng)目2.10SystemLaneMarginingat16GT/s:驗(yàn)證主板能通過LaneMargining功能反映接收到的信號質(zhì)量,，針對16Gbps速率?！ろ?xiàng)目2.11AddinCardReceiverLinkEqualizationTest:驗(yàn)證插卡在壓力信號下的接收機(jī)性能及誤碼率,，要求可以和對端進(jìn)行鏈路協(xié)商并相應(yīng)調(diào)整對端的預(yù)加重，針對8Gbps和16Gbps速率,。PCI-E 3.0及信號完整性測試方法;

在之前的PCIe規(guī)范中,，都是假定PCIe芯片需要外部提供一個(gè)參考時(shí)鐘(RefClk),在這 種芯片的測試中也是需要使用一個(gè)低抖動(dòng)的時(shí)鐘源給被測件提供參考時(shí)鐘，并且只需要對 數(shù)據(jù)線進(jìn)行測試,。而在PCIe4.0的規(guī)范中,，新增了允許芯片使用內(nèi)部提供的RefClk(被稱 為Embeded RefClk)模式，這種情況下被測芯片有自己內(nèi)部生成的參考時(shí)鐘,，但參考時(shí)鐘的 質(zhì)量不一定非常好,，測試時(shí)需要把參考時(shí)鐘也引出，采用類似于主板測試中的Dual-port測 試方法,。如果被測芯片使用內(nèi)嵌參考時(shí)鐘且參考時(shí)鐘也無法引出,，則意味著被測件工作在 SRIS(Separate Refclk Independent SSC)模式，需要另外的算法進(jìn)行特殊處理,。使用PCI-E協(xié)議分析儀能不能直接告訴我總線上的協(xié)議錯(cuò)誤,？PCI-E測試哪里買

PCI-E的信號測試中否一定要使用一致性測試碼型？PCI-E測試哪里買

當(dāng)鏈路速率不斷提升時(shí),，給接收端留的信號裕量會(huì)越來越小,。比如PCIe4.0的規(guī)范中 定義，信號經(jīng)過物理鏈路傳輸?shù)竭_(dá)接收端,，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps,。在這么小  的鏈路裕量下，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果,。但是,，預(yù)  加重和均衡器的組合也越來越多,。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整,。綜合考慮以上因素,，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種。PCI-E測試哪里買